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VHDL数字钟

数字钟

多功能数字钟设计

一、设计任务与要求

1、具有时、分显示功能（用数码管显示）。以二十四小时循环计时。 2、具有清零，调节小时，分钟的功能。

3、具有整点（正小时）报时同时用多颗LED灯花样显示秒的功能。

4、运用多层次化设计方式，底层元件用VHDL编写，顶（最高）层元件用原理图法连线。

5、写出课程设计报告，包括设计源程序代码、顶层原理图及必要的文字说明

二 、选择器件

网络线若干/人、LED数码管4个、蜂鸣器、hour(24进制记数器)、minute(60进制记数器)、second(60进制记数器)、xalert(整点报时驱动信号产生模块)、分频fenpin32模块

三、功能模块

(1) 时钟记数模块：

<1.1>该模块的功能是：在时钟信号（CLK）的作用下可以生成波形；在清零信号（RST）作用下，即可清零。

VHDL数字钟

VHDL程序如下：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all; entity counter24shi is

port( clk,SEL2,SET1:in std_logic; rst:in std_logic;

x,y :out std_logic_vector(3 downto 0) ); end counter24shi;

architecture rtl of counter24shi is

signal CE:std_logic_vector(7 downto 0) ; SIGNAL clk2 :STD_LOGIC; begin

clk2<=CLK WHEN SET1='0'ELSE SEL2;

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