实验名称：一位8421全加器设计（VHDL输入法） 一、实验目的
（1）学习用VHDL语言对计数器设计、仿真和硬件测试，进一步熟悉VHDL设计技术。设计程序独立完成全加器的仿真。全加器由两个半加器组合而成，原理类似。半加器不考虑低位进位，但有高位进位；全加器要考虑低位的进位且该进位和求和的二进制相加，可能获得更高的进位。
（2）VHDL编程输入的设计步骤，设计方法等。 二、实验内容和原理
1、系统构成
·八段数码管显示模块
·八段数码管扫描模块
·BCD转换及加法计算模块
·键盘输入数据读取模块
·时钟分频模块
2、矩阵键盘工作原理
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